7月10日消息，JEDEC今天正式发布了LPDDR6内存标准，规范编号JESD209-6.可显著提升移动设备、AI应用的性能、能效、安全。
性能方面，LPDDR6采用双子通道架构，保持最小访问间隔32字节的同时，允许更灵活的操作。
1、每颗裸片(Die)支持两个子通道，每个子通道分为12个数据信号线(DQ)，优化通道性能。
2、每个子通道包含4个指令/寻址(CA)指令，优化减少焊球数量，改进数据访问速度。
3、支持静态能效模式，可支持更大容量，最大化利用bank资源。
4、支持弹性数据访问，实时突发长度控制，支持32/64字节访问。
5、支持动态写入NT-ODT(非目标片上终止)，可以根据负载需求调整ODT，改进信号完整性。
不过，JEDEC并未规定LPDDR6的数据传输率(频率)，根据此前说法起步就超过了10Gbps，可以达到10667Mpbps，而最高可以做到14400Mbps，也可以说是14.4GHz。
相比之下，LPDDR5起步为6400Mbps，LPDDR5X提升至8533Mpbs，SK海力士自己做的LPDDR5T则能跑到9600Mbps。
能效方面，LPDDR6进一步降低了电压和功耗，采用VDD2供电，并且采用双电源供电。
其他节能特性还有：
1、交替时钟命令输入，提高性能和能效。
2、低功耗动态电压频率吊证(DVFSL)，在低频率运行时减少VDD2供电，从而节省功耗。
3、动态效率模式，采用单个子通道接口，适合低功耗、低带宽场景。
4、支持部分自刷新、主动刷新，降低刷新功耗。
安全性和可靠性方面，LPDDR6也有了很大的提升。
1、支持每行激活计数(PRAC)，支持内存数据完整性。
2、支持预留元模式(Carve-Out Meta)，通过为关键任务分配特定内存区域，提高整体系统可靠性。
3、支持可编程链路保护机制、ECC纠错校验。
4、支持命令/地址(CA)奇偶校验、错误擦洗、寸内自测试(MBIST)，以增强错误检测能力和系统可靠性。
Advantest、Cadence、Synopsys、三星、SK海力士、美光、高通、联发科等半导体测试厂商、内存芯片厂商、终端厂商都表达了对LPDDR6的支持和期待。
至于LPDDR6内存何时落地，估计就看下半年的新一代骁龙、天玑平台了!
免责声明：本文仅代表作者个人观点，与朝闻天下无关。其原创性以及文中陈述文字和内容未经本站证实，对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺，请读者仅作参考，并请自行核实相关内容。
本网站有部分内容均转载自其它媒体，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责，若因作品内容、知识产权、版权和其他问题，请及时提供相关证明等材料并与我们联系，本网站将在规定时间内给予删除等相关处理.
